Em conversores de dados de alta velocidade e projetos de rádio 5G, as fontes de frequência costumam ser gargalos ocultos. À medida que as taxas de transmissão de dados aumentam e o 5G passa para bandas mais altas, os requisitos de desempenho tornam-se mais difíceis de cumprir. A lista de requisitos continua a crescer e a sua direcção entra muitas vezes em conflito com os objectivos de desempenho.
Tal como a fundação de um edifício, tudo o que é construído sobre a fonte de frequência será afetado se esta mudar. O relógio ou oscilador local controlado por tensão (VCO) é a base, cuja instabilidade se propaga por todo o sistema, não importa quão bem as outras partes sejam projetadas.
O núcleo de cada sintetizador de frequência é um loop de fase bloqueada (doravante denominado PLL). PLL é o mecanismo para bloquear a frequência de saída em uma referência precisa e mantê-la constante. Ele distingue uma fonte de frequência estável e controlável de um oscilador de desvio.
Aplicações modernas, como rádios, radares, phased arrays, equipamentos de teste multibanda e infraestrutura sem fio, exigem saltos constantes entre diferentes frequências para evitar interferências, suportar multicanais ou realizar modulação de feixe eletronicamente. Cada vez que o sistema muda de frequência, seu PLL deve ser travado novamente. Antes disso, o sinal era instável e basicamente inutilizável. O tempo de rebloqueio afeta diretamente a velocidade de resposta de todo o produto.
Os conversores de dados funcionam medindo sinais de entrada em intervalos regulares e precisos, normalmente milhões de vezes por segundo. O relógio determina a hora de cada medição. Qualquer incerteza de temporização (também conhecida como jitter) no relógio significa que a medição ocorre no momento errado, introduzindo erros, que são mostrados como ruído na saída. Quanto mais rápido for o sinal, mais grave será o efeito.
No rádio 5G, o mesmo problema ocorre de diferentes formas. O oscilador local coloca precisamente o sinal de rádio na frequência correta. O ruído de fase na fonte do relógio é convertido em jitter de amostragem, que limita diretamente o SNR do conversor e finalmente afeta os indicadores de nível do sistema, como a amplitude do vetor de erro (EVM).
Em ambos os casos, os resultados são os mesmos: a incerteza da fonte de frequência levará a um erro que não pode ser corrigido a jusante. O conversor com excelente desempenho dinâmico só pode atingir seu índice de desempenho alvo quando o relógio que o aciona é igualmente preciso.
Na verdade, o ruído de fase do sintetizador determina quanta incerteza de temporização é acumulada no sinal de clock (representado pelo jitter RMS, que é um valor único que representa o tamanho médio desses erros de temporização) e, portanto, determina quanto ruído e orçamento de distorção do conversor foram consumidos antes do sinal ser digitalizado.
Considerações de projeto
Ao projetar conversores de dados de alta velocidade e aplicações 5G, devem ser consideradas diversas compensações que podem afetar o desempenho:
O ruído de fase determina o ruído de fundo e define o limite superior da faixa dinâmica para determinar a melhor resolução de sinal que pode ser alcançada, não importa quão notável seja em outros aspectos. No rádio 5G, determina se o esquema de modulação pode ser decodificado no receptor.
A faixa de frequência determina a flexibilidade. Um sintetizador que possa cobrir a banda de frequência alvo sem duplicação ou divisão externa de frequência pode simplificar o projeto, reduzir o número de componentes e eliminar o ruído e a complexidade introduzidos por essas cascatas adicionais.
O tempo de bloqueio determina a rapidez com que o sistema pode mudar de canal ou responder a condições dinâmicas - essencial em aplicações de salto de frequência e direção de feixe.
O PLL bloqueia sua saída em uma frequência comparando e corrigindo continuamente sua saída com a referência. Este processo de correção é controlado pelo circuito de feedback, que, como qualquer circuito de feedback, requer tempo para se estabilizar porque o circuito deve detectar o erro, responder e estabilizar antes que a saída possa ser usada.
Em projetos tradicionais, a largura de banda do loop que determina a velocidade de resposta do PLL também afeta diretamente o desempenho do ruído de fase. Expandir o loop para acelerar o bloqueio deteriorará o ruído de fase. Reduzir o loop para melhorar o ruído de fase pode afetar negativamente o tempo de bloqueio. Este compromisso fundamental significa que os designers devem escolher o que é mais importante para a sua aplicação – e arcar com as consequências desta escolha.
A última geração de sintetizadores de frequência fracionários integrados com divisão N resolve diretamente essas compensações. As primeiras soluções forçaram os projetistas a escolher entre desempenho e integração de ruído de fase, enquanto os dispositivos mais recentes combinavam ruído de fase ultrabaixo, ampla cobertura de frequência, tempo de bloqueio rápido e embalagem compacta, integrando peças que anteriormente exigiam vários componentes discretos em uma única solução.
Para o relógio do conversor de dados, isso significa que o ruído de fundo da fonte de frequência não é mais uma restrição na faixa dinâmica do sistema. Para o projeto de rádio 5G, isso significa que atingir alvos exigentes de amplitude de vetor de erro torna-se um problema de fonte de frequência resolvido, em vez de um problema que deve ser projetado em torno dele.- g.
Os sistemas de RF modernos normalmente usam um sintetizador PLL fracionário de divisão N para gerar um relógio de amostragem e um oscilador local. Embora essas arquiteturas permitam uma resolução de frequência extremamente fina, a modulação da razão de divisão de frequência introduz ruído quantitativo e espúrios fracionários, que afetam a curva geral de ruído de fase. O ruído produzido pelo amplificador ou filtro afetará o sinal, mas o ruído produzido pela fonte de frequência destruirá a referência, enquanto a referência ruim destruirá todos os módulos que dependem da referência.
VCO no chip simplifica o design da placa de circuito
A síntese de frequência de banda larga tem tradicionalmente significado a montagem de cadeias de sinal com componentes discretos (VCO externo, PLL, buffers, etc.) e as consequentes dificuldades de layout. (ADI) simplifica o projeto da placa de circuito integrando VCO em uma solução de chip, integrando toda a cadeia de sinal em um dispositivo e fornecendo recursos de calibração rápida para salto de frequência sem sacrificar o ruído de fase e o desempenho de jitter necessários para rádio 5G e projetos de conversores de dados de alta velocidade.
A mudança de frequência não é feita de uma só vez. Quando o PLL recebe o comando para mudar para uma nova frequência, ele precisa passar por três estágios diferentes antes que a saída possa ser alterada para uma frequência disponível. Inicialmente, ele recebe um comando switch. Em seguida, ele procura internamente as configurações apropriadas para produzir a frequência necessária; Esta fase de pesquisa é a parte mais lenta, normalmente de 100 a 250 microssegundos em dispositivos modernos de banda larga. Finalmente, estabiliza para garantir que a saída esteja suficientemente limpa e disponível.
A série ADF4382 de ADI resolve diretamente o problema de links intermediários lentos. Para uma calibração rápida, ele não precisa pesquisar novamente cada vez que uma chave de frequência é solicitada, mas usa uma tabela de pesquisa no chip que contém configurações pré-calculadas para pontos conhecidos em 32 faixas de frequência. Quando uma nova frequência é necessária, ele encontra dois pontos de armazenamento mais próximos e interpola entre eles para que as configurações corretas estejam quase imediatamente disponíveis. Desta forma, o tempo total de bloqueio pode ser reduzido para 10 microssegundos, com um mínimo de 2 microssegundos.